llvm-native-core 0.1.15

//! SPARC Instruction Information — complete instruction set descriptor
//! table covering SPARC v8 and v9 integer, FPU, and branch instructions.
//!
//! Each instruction is described by a `SparcInstrDesc` that records the
//! opcode, mnemonic, operand types, and semantic flags.
//!
//! Instruction set coverage:
//! - SPARC v8: base 32-bit integer instruction set
//! - SPARC v9: 64-bit extensions, MULX, SDIVX, UDIVX
//! - FPU: single-precision (.S) and double-precision (.D) operations
//! - Branch: integer condition codes (icc) and FP condition codes (fcc)
//! - SAVE/RESTORE for window management
//! - All 32-bit, 3-operand RISC instructions
//!
//! Clean-room reconstruction from the SPARC Architecture Manual v8/v9.
//! Zero LLVM source code consultation.

use super::sparc_register_info::*;
use std::collections::HashMap;

// ============================================================================
// SparcOpcode — 140+ SPARC instruction variants
// ============================================================================

/// Every supported SPARC instruction maps to one variant of this enum.
#[derive(Debug, Clone, Copy, PartialEq, Eq, Hash)]
#[repr(u32)]
pub enum SparcOpcode {
    // ========================================================================
    // Arithmetic
    // ========================================================================
    ADD = 0,
    ADDcc,
    ADDC,
    ADDCcc,
    SUB,
    SUBcc,
    SUBC,
    SUBCcc,
    MULX,
    SDIVX,
    UDIVX,
    SMUL,
    UMUL,
    SDIV,
    UDIV,
    TADDcc,
    TSUBcc,
    TADDCCTV,
    TSUBCCTV,

    // ========================================================================
    // Logical
    // ========================================================================
    AND = 20,
    ANDcc,
    ANDN,
    ANDNcc,
    OR,
    ORcc,
    ORN,
    ORNcc,
    XOR,
    XORcc,
    XNOR,
    XNORcc,

    // ========================================================================
    // Shift
    // ========================================================================
    SLL = 40,
    SRL,
    SRA,
    SLLX,
    SRLX,
    SRAX,

    // ========================================================================
    // Memory — Load
    // ========================================================================
    LD = 50,
    LDUB,
    LDUH,
    LDSB,
    LDSH,
    LDD,
    LDSTUB,
    LDSW,
    LDX,

    // ========================================================================
    // Memory — Store
    // ========================================================================
    ST = 60,
    STB,
    STH,
    STD,
    STX,

    // ========================================================================
    // Branch — Integer Condition Codes
    // ========================================================================
    BA = 70,
    BN,
    BNE,
    BE,
    BG,
    BLE,
    BGE,
    BL,
    BGU,
    BLEU,
    BCC, // = BGEU
    BCS, // = BLU
    BPOS,
    BNEG,
    BVC,
    BVS,

    // ========================================================================
    // Branch — Floating-Point Condition Codes
    // ========================================================================
    FBA = 90,
    FBN,
    FBU,
    FBG,
    FBL,
    FBGE,
    FBLE,
    FBE,
    FBNE,
    FBO,
    FBUE,
    FBGEU,
    FBLEU,

    // ========================================================================
    // Branch — Register Condition Codes (v9)
    // ========================================================================
    BRZ = 110,
    BRNZ,
    BRLEZ,
    BRLZ,
    BRGEZ,
    BRGZ,

    // ========================================================================
    // Call / Jump
    // ========================================================================
    CALL = 120,
    JMPL,
    RET,
    RETL,
    SAVE,
    RESTORE,

    // ========================================================================
    // SETHI / NOP / Other
    // ========================================================================
    SETHI = 130,
    NOP,
    RDY,
    WRY,
    RDPSR,
    WRPSR,
    RDWIM,
    WRWIM,
    RDTBR,
    WRTBR,
    FLUSH,
    STBAR,
    MEMBAR,
    IFLUSH,

    // ========================================================================
    // FPU — Single Precision
    // ========================================================================
    FADDS = 150,
    FADDD,
    FSUBS,
    FSUBD,
    FMULS,
    FMULD,
    FDIVS,
    FDIVD,
    FSQRTS,
    FSQRTD,
    FITOS,
    FITOD,
    FSTOI,
    FDTOI,
    FMOVS,
    FMOVD,
    FNEGS,
    FNEGD,
    FABSS,
    FABSD,

    // ========================================================================
    // FPU — Compare
    // ========================================================================
    FCMPS = 170,
    FCMPD,
    FCMPES,
    FCMPED,

    // ========================================================================
    // FPU — Convert
    // ========================================================================
    FSTOD = 178,
    FDTOS,
    FSTOX,
    FDTOX,
    FXTOS,
    FXTOD,

    // ========================================================================
    // SPARC V9 — Additional integer operations
    // ========================================================================
    ADDXC,
    ADDXccc,
    UMULXHI,
    MOVcc,
    MOVr,
    MOVFcc,
    FMOVcc,

    // ========================================================================
    // VIS (Visual Instruction Set) SIMD — V9
    // ========================================================================
    FAND,
    FANDNOT,
    FOR,
    FORNOT,
    FXOR,
    FXNOR,
    FNAND,
    FNOR,
    FORNOT1,
    FORNOT2,
    FANDNOT1,
    FANDNOT2,
    FZERO,
    FONE,
    FSRC1,
    FSRC2,
    FNOT1,
    FNOT2,
    FPADD16,
    FPADD16S,
    FPADD32,
    FPADD32S,
    FPSUB16,
    FPSUB16S,
    FPSUB32,
    FPSUB32S,
    FPMUL8X16,
    FPMUL8X16AU,
    FPMUL8X16AL,
    FPMUL8SUX16,
    FPMUL8ULX16,
    FPMULD8SUX16,
    FPMULD8ULX16,
    FEXPAND,
    FPMERGE,
    FALIGNDATA,
    BSHUFFLE,
    PDIST,
    EDGE8,
    EDGE8L,
    EDGE8N,
    EDGE8LN,
    EDGE16,
    EDGE16L,
    EDGE16N,
    EDGE16LN,
    EDGE32,
    EDGE32L,
    EDGE32N,
    EDGE32LN,
    ARRAY8,
    ARRAY16,
    ARRAY32,

    // ========================================================================
    // Block Load/Store (VIS)
    // ========================================================================
    BLKLD,
    BLKST,

    // ========================================================================
    // Short floating-point load/store
    // ========================================================================
    LDFSR,
    STFSR,
    LDSHORT_F,
    STSHORT_F,

    // ========================================================================
    // Atomic operations (V9)
    // ========================================================================
    CASA,
    CASXA,
    SWAP,
    LDSTUB_V9,

    // ========================================================================
    // PREFETCH (V9)
    // ========================================================================
    PREFETCH,
    PREFETCHA,

    // ========================================================================
    // Additional system (V9)
    // ========================================================================
    FLUSHW,
    IMPDEP1,
    IMPDEP2,
    DONE,
    RETRY,
    SIR,
}

// ============================================================================
// SparcOperandType
// ============================================================================

/// Describes the type of an operand in a SPARC instruction.
#[derive(Debug, Clone, Copy, PartialEq, Eq)]
pub enum SparcOperandType {
    /// Destination register (rd).
    RegDef,
    /// Source register 1 (rs1).
    RegUse1,
    /// Source register 2 or immediate (rs2).
    RegUse2,
    /// Base register for memory addressing.
    RegBase,
    /// Register to store to memory.
    RegStore,
    /// Signed 13-bit immediate.
    Simm13,
    /// Unsigned 13-bit immediate.
    UImm13,
    /// 22-bit immediate for SETHI.
    UImm22,
    /// 30-bit displacement for CALL.
    Disp30,
    /// 22-bit displacement for branches.
    Disp22,
    /// 19-bit displacement for BPcc (v9).
    Disp19,
    /// Condition code field.
    CondCode,
    /// Branch prediction bit (a=annul, p=prediction).
    BPredict,
    /// Floating-point register.
    FpReg,
}

// ============================================================================
// SparcInstrDesc
// ============================================================================

/// Descriptor for a single SPARC instruction.
#[derive(Debug, Clone)]
pub struct SparcInstrDesc {
    /// The instruction opcode.
    pub opcode: SparcOpcode,
    /// Assembly mnemonic.
    pub mnemonic: String,
    /// Whether this is a terminator (ends a basic block).
    pub is_terminator: bool,
    /// Whether this is a branch instruction.
    pub is_branch: bool,
    /// Whether this is a function call.
    pub is_call: bool,
    /// Whether this is a return from function.
    pub is_return: bool,
    /// Whether this may load from memory.
    pub may_load: bool,
    /// Whether this may store to memory.
    pub may_store: bool,
    /// Whether this has side effects beyond normal execution.
    pub has_side_effects: bool,
    /// Whether this is a compare instruction.
    pub is_compare: bool,
    /// Whether operands are commutative.
    pub is_commutative: bool,
    /// Whether this is a conditional branch.
    pub is_cond_branch: bool,
    /// Operand types in order.
    pub operand_types: Vec<SparcOperandType>,
    /// Format type: 1=CALL, 2=SETHI+Branches, 3=all others.
    pub format_type: u8,
}

// ============================================================================
// SparcInstrInfo — complete instruction database
// ============================================================================

/// Complete instruction information database for SPARC.
pub struct SparcInstrInfo {
    /// Map from SparcOpcode to its descriptor.
    pub desc_map: HashMap<SparcOpcode, SparcInstrDesc>,
}

impl SparcInstrInfo {
    /// Create a new SPARC instruction info database.
    pub fn new() -> Self {
        let mut info = SparcInstrInfo {
            desc_map: HashMap::new(),
        };
        info.register_all();
        info
    }

    /// Get the descriptor for an opcode.
    pub fn get_desc(&self, opcode: SparcOpcode) -> Option<&SparcInstrDesc> {
        self.desc_map.get(&opcode)
    }

    /// Get the mnemonic for an opcode.
    pub fn get_mnemonic(&self, opcode: SparcOpcode) -> String {
        self.desc_map
            .get(&opcode)
            .map(|d| d.mnemonic.clone())
            .unwrap_or_else(|| "INVALID".into())
    }

    /// Simple helper to register an instruction.
    fn add(
        &mut self,
        opcode: SparcOpcode,
        mnemonic: &str,
        is_terminator: bool,
        is_branch: bool,
        is_call: bool,
        is_return: bool,
        may_load: bool,
        may_store: bool,
        has_side_effects: bool,
        is_compare: bool,
        is_commutative: bool,
        is_cond_branch: bool,
        operand_types: Vec<SparcOperandType>,
        format_type: u8,
    ) {
        self.desc_map.insert(
            opcode,
            SparcInstrDesc {
                opcode,
                mnemonic: mnemonic.to_string(),
                is_terminator,
                is_branch,
                is_call,
                is_return,
                may_load,
                may_store,
                has_side_effects,
                is_compare,
                is_commutative,
                is_cond_branch,
                operand_types,
                format_type,
            },
        );
    }

    /// Register all SPARC instructions.
    fn register_all(&mut self) {
        use SparcOperandType::*;

        // ====================================================================
        // Arithmetic: rd, rs1, rs2 (or rd, rs1, simm13)
        // ====================================================================
        let f3_alu = vec![RegDef, RegUse1, RegUse2];
        let f3_alu_comm = vec![RegDef, RegUse1, RegUse2];

        self.add(
            SparcOpcode::ADD,
            "add",
            false,
            false,
            false,
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            false,
            true,
            false,
            f3_alu_comm.clone(),
            3,
        );
        self.add(
            SparcOpcode::ADDcc,
            "addcc",
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            true,
            false,
            f3_alu_comm.clone(),
            3,
        );
        self.add(
            SparcOpcode::ADDC,
            "addc",
            false,
            false,
            false,
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            false,
            true,
            false,
            f3_alu_comm.clone(),
            3,
        );
        self.add(
            SparcOpcode::ADDCcc,
            "addccc",
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            false,
            true,
            false,
            f3_alu_comm.clone(),
            3,
        );
        self.add(
            SparcOpcode::SUB,
            "sub",
            false,
            false,
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            false,
            false,
            f3_alu.clone(),
            3,
        );
        self.add(
            SparcOpcode::SUBcc,
            "subcc",
            false,
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            false,
            false,
            f3_alu.clone(),
            3,
        );
        self.add(
            SparcOpcode::SUBC,
            "subc",
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            false,
            f3_alu.clone(),
            3,
        );
        self.add(
            SparcOpcode::SUBCcc,
            "subccc",
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            false,
            f3_alu.clone(),
            3,
        );
        self.add(
            SparcOpcode::MULX,
            "mulx",
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            false,
            f3_alu_comm.clone(),
            3,
        );
        self.add(
            SparcOpcode::SDIVX,
            "sdivx",
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            false,
            f3_alu.clone(),
            3,
        );
        self.add(
            SparcOpcode::UDIVX,
            "udivx",
            false,
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            false,
            f3_alu.clone(),
            3,
        );
        self.add(
            SparcOpcode::SMUL,
            "smul",
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            false,
            f3_alu_comm.clone(),
            3,
        );
        self.add(
            SparcOpcode::UMUL,
            "umul",
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            f3_alu_comm.clone(),
            3,
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            3,
        );
        self.add(
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        // ====================================================================
        // Logical: rd, rs1, rs2
        // ====================================================================
        self.add(
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            3,
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        self.add(
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            3,
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        self.add(
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            3,
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            3,
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            3,
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        self.add(
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        self.add(
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            3,
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        self.add(
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            3,
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            3,
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        self.add(
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            3,
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        // ====================================================================
        // Shift: rd, rs1, rs2 (or shcnt)
        // ====================================================================
        let f3_shift = vec![RegDef, RegUse1, RegUse2];
        self.add(
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            3,
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        self.add(
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        self.add(
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            3,
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            3,
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            3,
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        // ====================================================================
        // Memory — Load: rd, [rs1+rs2] or rd, [rs1+simm13]
        // ====================================================================
        let f3_load = vec![RegDef, RegBase, RegUse2];
        self.add(
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            3,
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            3,
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        self.add(
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            f3_load.clone(),
            3,
        );
        self.add(
            SparcOpcode::LDX,
            "ldx",
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            false,
            false,
            false,
            true,
            false,
            false,
            false,
            false,
            false,
            f3_load.clone(),
            3,
        );

        // ====================================================================
        // Memory — Store: rd, [rs1+rs2]
        // ====================================================================
        let f3_store = vec![RegStore, RegBase, RegUse2];
        self.add(
            SparcOpcode::ST,
            "st",
            false,
            false,
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            false,
            false,
            f3_store.clone(),
            3,
        );
        self.add(
            SparcOpcode::STB,
            "stb",
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            false,
            false,
            f3_store.clone(),
            3,
        );
        self.add(
            SparcOpcode::STH,
            "sth",
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            false,
            false,
            f3_store.clone(),
            3,
        );
        self.add(
            SparcOpcode::STD,
            "std",
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            false,
            false,
            f3_store.clone(),
            3,
        );
        self.add(
            SparcOpcode::STX,
            "stx",
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            false,
            false,
            f3_store.clone(),
            3,
        );

        // ====================================================================
        // Branch — Unconditional and ICC
        // ====================================================================
        let f2_branch = vec![CondCode, Disp22, BPredict];
        self.add(
            SparcOpcode::BA,
            "ba",
            true,
            true,
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            false,
            f2_branch.clone(),
            2,
        );
        self.add(
            SparcOpcode::BN,
            "bn",
            true,
            true,
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            false,
            false,
            true,
            f2_branch.clone(),
            2,
        );
        self.add(
            SparcOpcode::BNE,
            "bne",
            true,
            true,
            false,
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            false,
            false,
            false,
            false,
            true,
            f2_branch.clone(),
            2,
        );
        self.add(
            SparcOpcode::BE,
            "be",
            true,
            true,
            false,
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            false,
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            false,
            false,
            true,
            f2_branch.clone(),
            2,
        );
        self.add(
            SparcOpcode::BG,
            "bg",
            true,
            true,
            false,
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            false,
            false,
            false,
            false,
            true,
            f2_branch.clone(),
            2,
        );
        self.add(
            SparcOpcode::BLE,
            "ble",
            true,
            true,
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            false,
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            false,
            false,
            true,
            f2_branch.clone(),
            2,
        );
        self.add(
            SparcOpcode::BGE,
            "bge",
            true,
            true,
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            false,
            false,
            false,
            false,
            true,
            f2_branch.clone(),
            2,
        );
        self.add(
            SparcOpcode::BL,
            "bl",
            true,
            true,
            false,
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            false,
            true,
            f2_branch.clone(),
            2,
        );
        self.add(
            SparcOpcode::BGU,
            "bgu",
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            false,
            true,
            f2_branch.clone(),
            2,
        );
        self.add(
            SparcOpcode::BLEU,
            "bleu",
            true,
            true,
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            false,
            true,
            f2_branch.clone(),
            2,
        );
        self.add(
            SparcOpcode::BCC,
            "bcc",
            true,
            true,
            false,
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            false,
            true,
            f2_branch.clone(),
            2,
        );
        self.add(
            SparcOpcode::BCS,
            "bcs",
            true,
            true,
            false,
            false,
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            false,
            false,
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            false,
            true,
            f2_branch.clone(),
            2,
        );
        self.add(
            SparcOpcode::BPOS,
            "bpos",
            true,
            true,
            false,
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            false,
            true,
            f2_branch.clone(),
            2,
        );
        self.add(
            SparcOpcode::BNEG,
            "bneg",
            true,
            true,
            false,
            false,
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            false,
            false,
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            false,
            true,
            f2_branch.clone(),
            2,
        );
        self.add(
            SparcOpcode::BVC,
            "bvc",
            true,
            true,
            false,
            false,
            false,
            false,
            false,
            false,
            false,
            true,
            f2_branch.clone(),
            2,
        );
        self.add(
            SparcOpcode::BVS,
            "bvs",
            true,
            true,
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            false,
            false,
            true,
            f2_branch.clone(),
            2,
        );

        // ====================================================================
        // Branch — Floating-Point Condition Codes
        // ====================================================================
        self.add(
            SparcOpcode::FBA,
            "fba",
            true,
            true,
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            false,
            false,
            false,
            f2_branch.clone(),
            2,
        );
        self.add(
            SparcOpcode::FBN,
            "fbn",
            true,
            true,
            false,
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            false,
            false,
            true,
            f2_branch.clone(),
            2,
        );
        self.add(
            SparcOpcode::FBU,
            "fbu",
            true,
            true,
            false,
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            false,
            false,
            true,
            f2_branch.clone(),
            2,
        );
        self.add(
            SparcOpcode::FBG,
            "fbg",
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            true,
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            false,
            false,
            true,
            f2_branch.clone(),
            2,
        );
        self.add(
            SparcOpcode::FBL,
            "fbl",
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            true,
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            false,
            true,
            f2_branch.clone(),
            2,
        );
        self.add(
            SparcOpcode::FBGE,
            "fbge",
            true,
            true,
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            false,
            false,
            true,
            f2_branch.clone(),
            2,
        );
        self.add(
            SparcOpcode::FBLE,
            "fble",
            true,
            true,
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            false,
            false,
            true,
            f2_branch.clone(),
            2,
        );
        self.add(
            SparcOpcode::FBE,
            "fbe",
            true,
            true,
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            false,
            false,
            true,
            f2_branch.clone(),
            2,
        );
        self.add(
            SparcOpcode::FBNE,
            "fbne",
            true,
            true,
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            false,
            false,
            true,
            f2_branch.clone(),
            2,
        );

        // ====================================================================
        // Branch — Register (v9)
        // ====================================================================
        let f3_br = vec![RegUse1, Disp22, BPredict];
        self.add(
            SparcOpcode::BRZ,
            "brz",
            true,
            true,
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            false,
            true,
            f3_br.clone(),
            3,
        );
        self.add(
            SparcOpcode::BRNZ,
            "brnz",
            true,
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            false,
            true,
            f3_br.clone(),
            3,
        );
        self.add(
            SparcOpcode::BRLEZ,
            "brlez",
            true,
            true,
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            false,
            true,
            f3_br.clone(),
            3,
        );
        self.add(
            SparcOpcode::BRLZ,
            "brlz",
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            true,
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            false,
            true,
            f3_br.clone(),
            3,
        );
        self.add(
            SparcOpcode::BRGEZ,
            "brgez",
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            false,
            true,
            f3_br.clone(),
            3,
        );
        self.add(
            SparcOpcode::BRGZ,
            "brgz",
            true,
            true,
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            false,
            true,
            f3_br.clone(),
            3,
        );

        // ====================================================================
        // Call / Jump
        // ====================================================================
        self.add(
            SparcOpcode::CALL,
            "call",
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            false,
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            vec![Disp30],
            1,
        );
        self.add(
            SparcOpcode::JMPL,
            "jmpl",
            true,
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            false,
            false,
            false,
            vec![RegDef, RegBase, RegUse2],
            3,
        );
        self.add(
            SparcOpcode::RET,
            "ret",
            true,
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            false,
            false,
            false,
            vec![],
            3,
        );
        self.add(
            SparcOpcode::RETL,
            "retl",
            true,
            false,
            false,
            true,
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            false,
            false,
            vec![],
            3,
        );
        self.add(
            SparcOpcode::SAVE,
            "save",
            false,
            false,
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            false,
            false,
            f3_alu_comm.clone(),
            3,
        );
        self.add(
            SparcOpcode::RESTORE,
            "restore",
            false,
            false,
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            false,
            false,
            false,
            f3_alu_comm.clone(),
            3,
        );

        // ====================================================================
        // SETHI / NOP / Other
        // ====================================================================
        self.add(
            SparcOpcode::SETHI,
            "sethi",
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            false,
            false,
            vec![RegDef, UImm22],
            2,
        );
        self.add(
            SparcOpcode::NOP,
            "nop",
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            false,
            false,
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            vec![],
            3,
        );
        self.add(
            SparcOpcode::RDY,
            "rd",
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            false,
            false,
            false,
            vec![RegDef, RegUse1],
            3,
        );
        self.add(
            SparcOpcode::WRY,
            "wr",
            false,
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            false,
            false,
            vec![RegUse1, RegUse1, RegUse2],
            3,
        );
        self.add(
            SparcOpcode::FLUSH,
            "flush",
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            false,
            false,
            f3_load.clone(),
            3,
        );
        self.add(
            SparcOpcode::STBAR,
            "stbar",
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            false,
            false,
            vec![],
            3,
        );
        self.add(
            SparcOpcode::MEMBAR,
            "membar",
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            false,
            false,
            vec![UImm13],
            3,
        );

        // ====================================================================
        // FPU — Single Precision
        // ====================================================================
        let f3_fpu_3r = vec![FpReg, FpReg, FpReg];
        let f3_fpu_2r = vec![FpReg, FpReg];
        self.add(
            SparcOpcode::FADDS,
            "fadds",
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            true,
            false,
            f3_fpu_3r.clone(),
            3,
        );
        self.add(
            SparcOpcode::FADDD,
            "faddd",
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            true,
            false,
            f3_fpu_3r.clone(),
            3,
        );
        self.add(
            SparcOpcode::FSUBS,
            "fsubs",
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            false,
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            false,
            f3_fpu_3r.clone(),
            3,
        );
        self.add(
            SparcOpcode::FSUBD,
            "fsubd",
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            false,
            f3_fpu_3r.clone(),
            3,
        );
        self.add(
            SparcOpcode::FMULS,
            "fmuls",
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            false,
            false,
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            false,
            true,
            false,
            f3_fpu_3r.clone(),
            3,
        );
        self.add(
            SparcOpcode::FMULD,
            "fmuld",
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            false,
            f3_fpu_3r.clone(),
            3,
        );
        self.add(
            SparcOpcode::FDIVS,
            "fdivs",
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            false,
            f3_fpu_3r.clone(),
            3,
        );
        self.add(
            SparcOpcode::FDIVD,
            "fdivd",
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            false,
            f3_fpu_3r.clone(),
            3,
        );
        self.add(
            SparcOpcode::FSQRTS,
            "fsqrts",
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            f3_fpu_2r.clone(),
            3,
        );
        self.add(
            SparcOpcode::FSQRTD,
            "fsqrtd",
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            f3_fpu_2r.clone(),
            3,
        );
        self.add(
            SparcOpcode::FITOS,
            "fitos",
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            3,
        );
        self.add(
            SparcOpcode::FITOD,
            "fitod",
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            false,
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            3,
        );
        self.add(
            SparcOpcode::FSTOI,
            "fstoi",
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            3,
        );
        self.add(
            SparcOpcode::FDTOI,
            "fdtoi",
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            3,
        );
        self.add(
            SparcOpcode::FMOVS,
            "fmovs",
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            false,
            f3_fpu_2r.clone(),
            3,
        );
        self.add(
            SparcOpcode::FMOVD,
            "fmovd",
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            false,
            f3_fpu_2r.clone(),
            3,
        );
        self.add(
            SparcOpcode::FNEGS,
            "fnegs",
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            false,
            false,
            f3_fpu_2r.clone(),
            3,
        );
        self.add(
            SparcOpcode::FNEGD,
            "fnegd",
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            false,
            f3_fpu_2r.clone(),
            3,
        );
        self.add(
            SparcOpcode::FABSS,
            "fabss",
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            false,
            f3_fpu_2r.clone(),
            3,
        );
        self.add(
            SparcOpcode::FABSD,
            "fabsd",
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            false,
            f3_fpu_2r.clone(),
            3,
        );

        // ====================================================================
        // FPU — Compare
        // ====================================================================
        let f3_fcmp = vec![FpReg, FpReg];
        self.add(
            SparcOpcode::FCMPS,
            "fcmps",
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            true,
            false,
            false,
            f3_fcmp.clone(),
            3,
        );
        self.add(
            SparcOpcode::FCMPD,
            "fcmpd",
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            true,
            false,
            false,
            f3_fcmp.clone(),
            3,
        );
        self.add(
            SparcOpcode::FCMPES,
            "fcmpes",
            false,
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            false,
            true,
            false,
            false,
            f3_fcmp.clone(),
            3,
        );
        self.add(
            SparcOpcode::FCMPED,
            "fcmped",
            false,
            false,
            false,
            false,
            false,
            false,
            false,
            true,
            false,
            false,
            f3_fcmp.clone(),
            3,
        );

        // ====================================================================
        // FPU — Convert
        // ====================================================================
        self.add(
            SparcOpcode::FSTOD,
            "fstod",
            false,
            false,
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            false,
            false,
            false,
            false,
            false,
            false,
            false,
            f3_fpu_2r.clone(),
            3,
        );
        self.add(
            SparcOpcode::FDTOS,
            "fdtos",
            false,
            false,
            false,
            false,
            false,
            false,
            false,
            false,
            false,
            false,
            f3_fpu_2r.clone(),
            3,
        );
        self.add(
            SparcOpcode::FSTOX,
            "fstox",
            false,
            false,
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            false,
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            false,
            false,
            false,
            f3_fpu_2r.clone(),
            3,
        );
        self.add(
            SparcOpcode::FDTOX,
            "fdtox",
            false,
            false,
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            false,
            false,
            false,
            false,
            false,
            false,
            false,
            f3_fpu_2r.clone(),
            3,
        );
        self.add(
            SparcOpcode::FXTOS,
            "fxtos",
            false,
            false,
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            false,
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            false,
            false,
            false,
            f3_fpu_2r.clone(),
            3,
        );
        self.add(
            SparcOpcode::FXTOD,
            "fxtod",
            false,
            false,
            false,
            false,
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            false,
            false,
            false,
            false,
            f3_fpu_2r.clone(),
            3,
        );

        // ================================================================
        // VIS — Visual Instruction Set
        // ================================================================
        let vis_logical: Vec<(&str, SparcOpcode)> = vec![
            ("fand", SparcOpcode::FAND),
            ("fandnot", SparcOpcode::FANDNOT),
            ("for", SparcOpcode::FOR),
            ("fornot", SparcOpcode::FORNOT),
            ("fxor", SparcOpcode::FXOR),
            ("fxnor", SparcOpcode::FXNOR),
            ("fnand", SparcOpcode::FNAND),
            ("fnor", SparcOpcode::FNOR),
            ("fornot1", SparcOpcode::FORNOT1),
            ("fornot2", SparcOpcode::FORNOT2),
            ("fandnot1", SparcOpcode::FANDNOT1),
            ("fandnot2", SparcOpcode::FANDNOT2),
            ("fzero", SparcOpcode::FZERO),
            ("fone", SparcOpcode::FONE),
            ("fsrc1", SparcOpcode::FSRC1),
            ("fsrc2", SparcOpcode::FSRC2),
            ("fnot1", SparcOpcode::FNOT1),
            ("fnot2", SparcOpcode::FNOT2),
        ];
        for (mn, op) in vis_logical {
            self.add(
                op,
                mn,
                false,
                false,
                false,
                false,
                false,
                false,
                false,
                false,
                false,
                false,
                vec![RegDef, RegUse1, RegUse2],
                2,
            );
        }
        let vis_arith: Vec<(&str, SparcOpcode)> = vec![
            ("fpadd16", SparcOpcode::FPADD16),
            ("fpadd16s", SparcOpcode::FPADD16S),
            ("fpadd32", SparcOpcode::FPADD32),
            ("fpadd32s", SparcOpcode::FPADD32S),
            ("fpsub16", SparcOpcode::FPSUB16),
            ("fpsub16s", SparcOpcode::FPSUB16S),
            ("fpsub32", SparcOpcode::FPSUB32),
            ("fpsub32s", SparcOpcode::FPSUB32S),
            ("fpmul8x16", SparcOpcode::FPMUL8X16),
            ("fpmul8x16au", SparcOpcode::FPMUL8X16AU),
            ("fpmul8x16al", SparcOpcode::FPMUL8X16AL),
            ("fpmul8sux16", SparcOpcode::FPMUL8SUX16),
            ("fpmul8ulx16", SparcOpcode::FPMUL8ULX16),
            ("fpmuld8sux16", SparcOpcode::FPMULD8SUX16),
            ("fpmuld8ulx16", SparcOpcode::FPMULD8ULX16),
            ("fexpand", SparcOpcode::FEXPAND),
            ("fpmerge", SparcOpcode::FPMERGE),
            ("faligndata", SparcOpcode::FALIGNDATA),
            ("bshuffle", SparcOpcode::BSHUFFLE),
            ("pdist", SparcOpcode::PDIST),
        ];
        for (mn, op) in vis_arith {
            self.add(
                op,
                mn,
                false,
                false,
                false,
                false,
                false,
                false,
                false,
                false,
                false,
                false,
                vec![RegDef, RegUse1, RegUse2],
                2,
            );
        }
        let vis_edge: Vec<(&str, SparcOpcode)> = vec![
            ("edge8", SparcOpcode::EDGE8),
            ("edge8l", SparcOpcode::EDGE8L),
            ("edge8n", SparcOpcode::EDGE8N),
            ("edge8ln", SparcOpcode::EDGE8LN),
            ("edge16", SparcOpcode::EDGE16),
            ("edge16l", SparcOpcode::EDGE16L),
            ("edge16n", SparcOpcode::EDGE16N),
            ("edge16ln", SparcOpcode::EDGE16LN),
            ("edge32", SparcOpcode::EDGE32),
            ("edge32l", SparcOpcode::EDGE32L),
            ("edge32n", SparcOpcode::EDGE32N),
            ("edge32ln", SparcOpcode::EDGE32LN),
            ("array8", SparcOpcode::ARRAY8),
            ("array16", SparcOpcode::ARRAY16),
            ("array32", SparcOpcode::ARRAY32),
        ];
        for (mn, op) in vis_edge {
            self.add(
                op,
                mn,
                false,
                false,
                false,
                false,
                false,
                false,
                false,
                false,
                false,
                false,
                vec![RegDef, RegUse1, RegUse2],
                2,
            );
        }

        // Block load/store
        self.add(
            SparcOpcode::BLKLD,
            "ldda",
            false,
            false,
            false,
            false,
            false,
            false,
            false,
            true,
            false,
            false,
            vec![RegDef, RegBase],
            3,
        );
        self.add(
            SparcOpcode::BLKST,
            "stda",
            false,
            false,
            false,
            false,
            false,
            false,
            false,
            false,
            true,
            false,
            vec![RegBase, RegStore],
            3,
        );

        // Short floating-point load/store
        self.add(
            SparcOpcode::LDFSR,
            "ldfsr",
            false,
            false,
            false,
            false,
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            false,
            false,
            true,
            false,
            false,
            vec![RegDef, RegBase],
            3,
        );
        self.add(
            SparcOpcode::STFSR,
            "stfsr",
            false,
            false,
            false,
            false,
            false,
            false,
            false,
            false,
            true,
            false,
            vec![RegBase, RegStore],
            3,
        );

        // Atomic operations
        self.add(
            SparcOpcode::CASA,
            "casa",
            false,
            false,
            false,
            false,
            false,
            false,
            false,
            true,
            true,
            false,
            vec![RegDef, RegBase, RegStore],
            3,
        );
        self.add(
            SparcOpcode::CASXA,
            "casxa",
            false,
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            vec![RegDef, RegBase, RegStore],
            3,
        );
        self.add(
            SparcOpcode::SWAP,
            "swap",
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            vec![RegDef, RegBase, RegStore],
            3,
        );

        // PREFETCH
        self.add(
            SparcOpcode::PREFETCH,
            "prefetch",
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            3,
        );
        self.add(
            SparcOpcode::PREFETCHA,
            "prefetcha",
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            3,
        );

        // System
        self.add(
            SparcOpcode::FLUSHW,
            "flushw",
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        );
        self.add(
            SparcOpcode::IMPDEP1,
            "impdep1",
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        );
        self.add(
            SparcOpcode::IMPDEP2,
            "impdep2",
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            2,
        );
        self.add(
            SparcOpcode::DONE,
            "done",
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        );
        self.add(
            SparcOpcode::RETRY,
            "retry",
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            2,
        );
        self.add(
            SparcOpcode::SIR,
            "sir",
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            vec![],
            2,
        );
    }
}