[−][src]Module verugent::vcore
Structs
| AXIM | AXI Master インタフェースの作成 - 未実装 |
| AXIS | AXI Slave インタフェースの作成 - 作成中 |
| AXISLite | AXI Slave Lite インタフェースの作成 |
| AXIST | AXI Stream インタフェースの作成 - 未実装 |
| Always | Always構文用AST構造体 |
| Assign | assign構文用AST構造体 |
| CaseStmt_AST | Case構造体 |
| Case_ | Caseの各条件における内部構造体 |
| FsmModule | FSMモジュール |
| Func_AST | function構文用AST構造体 |
| IfStmt_AST | if,else if,else構造体 |
| VModule | Verilogモジュールクラス すべてのASTの統合構造体 |
| wrVar | 入出力ポート、パラメータデータ格納構造体 入出力パラメータクラス |
Enums
| E | 各構文用列挙型構造体 |
| io_p | 入出力設定パラメータ 特に大きな意味は無い |
Traits
| AXIS_RegControl | |
| AXIS_readcontrol | |
| AXI_S_IF_LocalWrite | ローカルからのレジスタ制御設定トレイト |
| AXI_S_IF_Set | AXI IFのレジスタ設定トレイト |
| AXI_trait | |
| Addr | |
| Caseset | |
| FSM_trait | FSM 構文ブロック追加用トレイト |
| Func_trait | function 構文ブロック追加用トレイト |
| Ifset | ステートメントブロック内のif分岐追加 |
| Logi | |
| MBit | |
| Memset | メモリレジスタ生成用のトレイト |
| Notc | 演算子実装メソッド |
| PartialEq | |
| PartialOrd | |
| SetEqual | Assign 構文代入用トレイト |
| Subs | |
| Vset | 入出力ポート、内部配線用Trait |
| addForm | ステートメントブロック内の式追加 |
Functions
| AXIS_Lite_new | AXI Slave Lite インターフェース生成 |
| AXIS_new | |
| Clock_Reset | FSM生成関数 |
| Form | ステートメントブロック用ベクタ_ブロック作成 & 式追加 |
| If | ステートメントブロック内のif構文作成 |
| Negedge | Always構文内使用の立ち下り信号設定構文 |
| Nonedge | Always構文内使用の信号未設定構文 |
| Posedge | Always構文内使用の立ち上がり信号設定構文 |
| _Branch | |
| _Decomp | AST分解メソッド |
| _Eq | "==" equal |
| _Neq | "!=" not equal |
| _Num | |
| _NumOut | AST数値抽出メソッド |
| _RSHA | ">>>" right arithmetic shift |
| _StrOut | AST文字列抽出メソッド |
| _Veq | |
| func | function生成用関数 |